산업기술종합연구소 파워일렉트로닉스 연구센터의 福田憲司 팀리더 등은 탄화실리콘(SiC) 파워디바이스의 금속산화막반도체(MOS)전계효과 트랜지스터(FET)에서 통전 시의 손실인 온 저항 8.5밀리옴(내전압 600볼트)을 달성했다. 게이트 산화막과 기판과의 계면에서 전류가 흐르는 부분(P웰)을 이중의 에피탁셜성장막으로 형성한 새로운 구조를 개발, 채널 이동도를 높인 것이 포인트로, 이 클래스에서 온 저항 10밀리옴을 하회한 것은 처음. 앞으로는 소자구조를 최적화함과 동시에 결정면을 바꿈으로써 이론한계에 가까운 온 저항 2~3밀리옴에 도전한다. 새 구조 디바이스는 채널 이동도를 높이기 위해 P웰의 아래층을 고농도막, 위층을 저농도막으로 형성하고 있어 더블에피탁셜 MOSFET이라고 이름지었다. SiC는 지금까지 이온 주입법으로 불순물의 도핑이 이루어지고, 1700℃ 이상의 열처리가 필요했기 때문에 표면이 울퉁불퉁해지고 산화막과 SiC기판과의 계면에 전류가 잘 흐르지 못했다. 따라서 채널 이동도가 낮아 온 저항은 실리콘(Si)에 비해 2자릿수 이상 작아질 것이라고 예상되었지만 실제로는 Si의 한계를 간신히 넘는데 그치고 있었다. 이 문제점을 극복하기 위해 주목한 것이 결정성이 우수한 에피막. 불순물을 주입하면서 막을 성장시키므로 열처리가 필요치 않고, 표면이 매끄러워졌다. 또 P웰 위에 형성하는 게이트 산화막의 형성온도와 시간을 최적으로 제어하여 채널이동도를 더욱 높일 수 있었다. 개발한 디바이스의 동작을 확인한 결과, IH히터나 인버터 등에 사용되는 범용성의 높은 내전압 600볼트에서 온 저항 8.5미리옴, 1000볼트에서 20밀리옴을 확인했다. 600볼트에서의 지금까지 최저온 저항은 13밀리옴이었다. 1000볼트급은 조잡한 시스템으로 계측하고 있기 때문에 10밀리옴 정도는 될 것이라고 한다. 産總硏에서는 SiC결정면에 통상 사용되고 있는 면의 반대쪽 면인 C면을 사용하면 특성이 향상된다는 것을 발견했고, 앞으로는 C면을 이용하여 에피막의 성장조건 등을 연구, 소자구조를 최적화함으로서 “2년 이내에 목표치 2~3밀리옴의 실현을 목표로 하고 있다”(福田리더)고 한다. 파워 반도체 디바이스는 초저손실을 겨냥하여 현상의 Si를 대체할 수 있는 것으로서 SiC와 질화갈륨의 연구가 한창이다. SiC디바이스에서는 다이오드로 실용화가 시작되었고, MOS-FET, 접합FET 디바이스가 그 뒤를 따르고 있다. (NK)