기판 내장형 고전압/고성능 캐패시터용 유전체 세라믹스 필름 공정기술

권 도 균_ 한국항공대학교 항공재료공학과 조교수

1. 서론
현대 사회에서의 산업동향을 보면, 다양한 전자 기기의 발전에 있어서 경박단소(輕薄短小)화가 지속적으로 추진되어 왔으며, 특히 스마트폰 등의 휴대용 통신기기 산업이 대표하는 고도 정보화산업의 발전을 통해 그 추세는 더욱 강화됨과 동시에 다양한 기능을 추가로 요구하게 되었다. 즉, 각종 제품에 새로운 기능이 추가되는 것과 동시에 각 기능을 구현하는 부품들의 물리적인 크기는 최소화하고 성능은 극대화하는 것이 요구되고 있다. 부품의 소형화 기술은 부품 소재의 개발 및 집적화로 정리할 수 있다. 부품 소재의 개발은 전자기 기능성 세라믹스 기술에 기반을 둔 소형/고성능 개별 소자의 개발로 이어져 왔으며, 이러한 다양한 개별 소자들을 모듈 혹은 기판 상에 SMD 형태로 표면 실장하여 제품을 제조하여 왔다. 하지만 이러한 제조 방식은 기본적으로 보드면적의 증가, 제조비용의 증가 그리고 전자기적 신호에서의 기생 성분의 도입을 유발하게 되고, 결국 시스템의 성능개선 및 초소형화의 측면에서 한계에 직면하게 되었다. 이러한 2차원적인 소자의 집적도를 높이기 위해 새로운 기술적 제조방법들에 대한 연구가 활발하게 진행되고 있는 가운데, 집적도 향상을 위해 현재 가장 주목 받고 있는 기술이 바로 3차원적 접속 기술을 통해 칩의 집적도를 높이는 것이다. [1-3] 특히 전체 전자회로 면적의 50% 이상을 차지하고 있는 수동소자의 경우 현재까지 대부분 PCB (Printed Circuit Board) 또는 PWB (Printed Wire Board)의 표면에 개별 칩 저항 (Discrete Chip Resistor) 또는 개별 칩 캐패시터 (Discrete Chip Capacitor)를 실장하고 있으나, 최근 고집적화의 요구에 의해 저항 또는 캐패시터 등의 수동소자를 내장한 PCB/PWB 가 개발되고 있다. 즉, L/C/R 등의 수동소자 개별 부품을 기판 내부에 내장시켜, 리드 (lead) 를 제거하고, 다른 IC 칩들과 수동소자 사이의 배선 길이가 짧아짐으로써 기생성분들이 제거되어 전기적 성능이 제고되며, 조립 단가의 감소, 패키징 효율의 증가, 저전력 손실, 부피 및 무게의 감소 등의 효과를 기대하는 것이다. [4]
수동소자 내장 방법으로, 세라믹 기판을 사용하는 저온동시소성 (LTCC, Low-Temperature, Cofired Ceramics) 기술로 대변되는 MCM-C (Multi Chip Module-Ceramic) 기술이나 박막 증착이 기본인 MCM-D (Deposited) 기술 등이 있다. 특히 LTCC 기술의 활용은 기판의 유전특성을 이용한 고주파 소자의 기판 내 내장기술 및 고밀도 집적화 기술로 활용되고 있으며, 수동소자를 기판 내부로 집적화 할 뿐 아니라 높은 전기전도도를 지닌 Ag, Cu 등의 금속 도체를 이용하여 고주파 신호의 손실을 줄이는 데 기여할 수 있다. 다만, 여전히 고온 소결과정 및 박막 증착과정을 포함한 공정의 특성 상 그 활용범위가 제한되는 것은 피할 수 없는 현실이다. 한편 저온 공정이 필수적으로 요구되는 PCB 내장형 캐패시터 공정기술은 중합체 페이스트를 도포하여 만드는 방법, 세라믹 충진제와 중합체 수지를 페이스트 형태로 도포하는 방법, 그리고 필름형 유전체 층을 삽입하는 방법 등이 있다. 이 중 필름형 내장 캐패시터 기술은 기판 내부에 직접 유전체층을 삽입함으로써 내장 캐패시터를 구현하며, 주요 재료로는 저온 공정이 가능한 폴리머 물질의 필름과 폴리머와 고유전율 세라믹 파우더의 복합체가 주로 사용되고 있다. 3M, Dupont, Oak-Mitsui 등에서 폴리머 필름 형식의 내장형 캐패시터를 출시하였으며, 직접 크기를 재단하여 PCB내부에 부착, 적층할 수 있는 형태로 만들어져 있다. 하지만 폴리머 필름 재질의 고유 유전특성 상 유전율이 매우 낮기 때문에 충분한 정전용량을 얻기에는 한계가 있으며, 이를 극복하기 위하여 박막 공정을 이용하여 유전체 층의 두께를 줄이거나, 세라믹 기반의 강유전체 재료를 사용하여 금속포일 위에 후막 또는 박막의 형태로 도포하는 방식도 적용되고 있다. [5-8] 그러나 여전히 기존의 칩 캐패시터의 역할을 대체하기에는 제한된 정전 용량 등의 캐패시터 자체의 성능 측면에서 미치지 못하고 있어, 소재 및 공정 기술의 개발이 지속적으로 요구되고 있다. 특히 기판 내장형 캐패시터의 적용 분야가 기존의 고주파 통신부품, 저전력 휴대용 기기 등에서 벗어나 파워일렉트로닉스 및 펄스파워시스템 등의 고성능, 고전압 시스템에까지 확장되기 위해서는 기존의 후막 및 박막 공정의 한계를 극복한 새로운 개념의 세라믹 필름 코팅 공정이 절실히 요구된다. 따라서 본고에서는 고전압 시스템용 캐패시터에서 요구되는 높은 정전용량 및 유전강도를 구현함과 동시에 소자의 소형화를 위한 기판내장 기술을 접목시킬 수 있는 유전체 세라믹스 필름 코팅 공정기술현황에 대해 기술하고자 한다.

그림 1. LTCC 기술을 적용한 MCM-C 개요도 [7]

그림 2. (a) PCB 기판 표면 실장된 캐패시터 연결도 및 (b) 기판내장형 캐패시터를 적용한 PCB 연결 개요
 
2. 펄스파워용 고전압 캐패시터 기술
캐피시터가 펄스형의 에너지를 발생시키기 위한 에너지 저장장치로 사용된 것은 1924년 독일의 E. Marx에 의해 개발된 고전압 임펄스 발생장치부터이다. 초기의 에너지 저장용 캐패시터는 그 크기가 매우 컸으나, 제2차 세계대전을 전후하여 독일에서 개발된 금속증착기술과 1970년대에 우수한 품질과 저가의 플라스틱 필름이 유전체로 사용되면서 캐패시터의 소형 경량화가 탄력을 받기 시작하였다. 한편, 1990년대 들어 고전압 캐패시터에 금속증착기술이 적용되면서 고전압 캐패시터의 소형화 및 고에너지밀도화가 본격적으로 가능하게 되었고, 현재 상업적으로 1~2 kJ/kg 이상의 에너지밀도를 갖는 에너지저장용 캐패시터가 이용 가능하게 되었다. 이러한 펄스파워용 에너지 저장장치의 활용은 지속적으로 다양화되고 있으며, 특히 하이브리드 전기자동차 (HEV) 의 양산 및 보급을 통해 요구되는 성능 수준도 점차 높아지고 있는 실정이다. 현재 펄스파워용 고전압 고에너지밀도 캐패시터가 활용되고 있는 대표적인 분야를 정리하면 다음과 같다.
현재까지 개발되어 상용화되어 있는 고전압 캐패시터의 경우 폴리프로필렌과 같은 고분자 필름을 유전체로 사용하고 있으며, 이는 고분자 필름의 높은 유전파괴강도에 기인한다. 유전파괴강도란 캐패시터 구조 내에서 유전체 물질이 전기적 절연특성을 유지할 수 있는 최대의 전기장 크기를 말하며, 그 이상의 전기장이 가해질 경우 유전체는 유전파괴 (di-electric breakdown)를 일으켜 캐패시터의 기능을 상실하게 된다. 유전파괴강도는 유전체 재료 본연의 성질에 기인한 내적 인자와 재료의 형상 및 미세구조적 결함에 기인한 외적 인자에 의해 결정되며, 일반적으로 고분자 유전체의 유전파괴강도는 세라믹 유전체의 그것보다 10~20배 정도 높은 값을 나타낸다. 하지만, 고분자 유전체의 유전상수가 세라믹 강유전체의 유전상수의 1/100 정도에 불과하고 이는 정전용량의 확대를 제한하는 근본적인 원인이 되고 있다. 즉, 시스템이 요구하는 양의 정전용량을 확보하기 위해서는 다수의 캐패시터가 연결된 형태인 캐패시터 뱅크의 구성이 요구되며 이는 곧 시스템의 부피증가로 직결된다. 그림 3 은 일본의 토요타자동차에서 생산하는 하이브리드 전기자동차 모델인 프리우스의 파워인버터 시스템과 캐패시터 뱅크를 보여주고 있다. 이 캐패시터의 경우 최대 허용전압이 600 볼트 에 달하는 고전압 구동 특성을 갖고 있지만 요구되는 정전용량인 140 마이크로 파라드를 충족하기 위하여 그림에서 보이는 바와 같이 10개의 캔형태의 고분자 필름 캐패시터가 연결되어 캐패시터 뱅크를 구성하고 있으며, 이는 전체 인버터 시스템 부피의 약 40%를 차지하게 된다.  뿐만 아니라 고분자 유전체의 낮은 열적 안정성으로 인해 인버터 시스템은 항상 외부 열로부터 보호를 받아야 하며 이를 위해 추가적인 냉각시스템이 요구된다. [10,11]

따라서, 고전압 캐패시터의 개발은 유전체 소재의 유전율 증가 및 유전파괴강도 강화의 측면에서 고려되어야 하며, 유전율 증가는 강유전체 세라믹 소재의 사용을 통해서 가능하다. 다만, 전술한 바와 같이 강유전체 세라믹 소재의 유전파괴강도가 제한요소로 작용할 수 있다. 이의 해결을 위해 재료의 유전파괴강도를 구성하는 내적 인자와 외적인자를 구별하여 살펴보면, BaTiO3, PZT 등의 강유전체 세라믹 물질의 내적 유전파괴강도 (intrinsic dielectric breakdown strength) 는 2~5 MV/cm 정도로 충분히 높은 것으로 알려져 있다. 다만, 소결공정을 통해 제작된 세라믹 제품의 특성 상 내부 기공이 어느 정도는 포함되어 있고 이러한 기공의 존재가 주요 외적요인으로 작용하여 실제 유전파괴강도가 0.2~0.3 MV/cm 으로 감소하게 된다. 즉, 소결공정이 아닌 박막 공정과 같은 높은 수준의 치밀한 미세구조를 구현할 수 있는 공정법으로 접근을 한다면 세라믹 강유전체 물질도 고전압 캐패시터의 소재가 될 수 있을 것이다. 뿐만 아니라, 이러한 공정법으로 제작된 세라믹 유전체 막을 기판 내부로 삽입함으로써 캐패시터가 포함된 시스템의 전체 크기를 획기적으로 줄일 수 있는 새로운 시스템의 구성이 가능할 것이다. 이를 위해 안정적이며 경쟁력 있는 공정기술의 개발이 필수적이다.

표1.  펄스파워 캐패시터의 응용 분야별 적용 사례(생략)

그림 3. 2세대 토요타 프리우스의 (a) 인버터/컨버터 시스템과 (b) 그 안에 장착된 캐패시터 뱅크

3. 고유전율 세라믹 유전체 필름 코팅 공정 기술

3.1 솔-젤 법을 이용한 코팅 공정
높은 수준의 치밀도를 갖는 세라믹 막의 형성은 일반적으로 박막공정을 통해 구현할 수 있다. 세라믹 박막 공정은 크게 기상법과 액상법으로 분류될 수 있으며 기상법의 경우 다시 물리적 기상증착법 (PVD) 과 화학적 기상증착법 (CVD) 로 나뉜다. 기상법에 의한 세라믹 박막 형성 메커니즘은 대상물질의 기화 및 응축-결정화 과정을 통해 설명되며 이를 통해 높은 수준의 결정구조적/미세구조적 품질을 갖는 막의 형성은 가능하지만 느린 증착속도와 고비용의 진공증착장비를 필요로 하는 한계점을 가지고 있다. 이에 반해 솔-젤 법을 이용한 CSD (Chemical Solution Deposition) 법과 같은 액상법의 경우 대기압 하에서의 공정이 가능하며 빠른 막 형성 속도로 인해 대면적의 필름을 저비용으로 생산할 수 있는 방식으로 평가된다.
CSD 법은 형성하고자 하는 세라믹 막의 조성을 구현하는 데 필요한 원소들로 구성되어 있는 전구체 용액의 중합에 의한 제로겔 (Xerogel) 피막 형성과 이의 결정화 과정을 통해 이루어지는 막 형성 방법이다. 대부분의 CSD 공정에서는 친핵 반응성이 좋고 적절한 용매의 선택이 용이한 금속 알곡사이드가 전구체로서 가장 많이 사용되며 일부에서는 높은 가격과 구입 및 취급의 문제점이 있는 알콕사이드 전구체를 대체하기 위한 일반 금속염과 같은 비알콕사이드 전구체를 사용하는 방법을 사용하기도 한다. 전구체 용액의 제로겔 피막 형성 방법은 용액의 점도, 밀도, 조성 등에 따라 다양한 형태가 존재하는 데 그 중에서 Spin coating, Dipping, Spary coating, Printing 등의 방법이 주로 사용된다.
Spin coating 방식은 CSD 법을 이용한 막 형성 방식 중 가장 널리 사용되고 있으며, 대면적의 기판을 균일한 두께로 피막을 형성하는 데 효과적인 방법이다. 세라믹 강유전체 막형성에도 주로 사용되고 있으며, 특히 BT, PZT, BST 등의 고유전율 세라믹 강유전체 코팅에 관한 연구가 활발히 진행되어 왔다. Argonne National Lab의 Balachandran 박사팀은 최근 기판 내장형 고에너지밀도 캐패시터 개발의 일환으로 3 마이크로미터 두께의 PLZT 세라믹 강유전체 피막을 니켈 과 구리 포일 위에 spin coating 방식으로 직접 형성하여 film-on foil 캐패시터를 구현하였다. 이 경우, 산화에 취약한 기판 금속 소재를 산화로부터 보호하기 위한 공정상의 조절을 적용하게 되는 데, 산화성이 매우 높은 구리 포일의 경우 그 위에 형성된 막의 열처리를 산소분압이 정밀하게 제어된 환원 분위기에서 처리함으로써 가능하였고, 니켈 포일의 경우 대기 중에서의 열처리를 위하여 전도성 세라믹 물질인 LaNiO3 페로브스카이트 막을 중간층으로 활용하였다. 이러한 형태로 전극 역할을 할 수 있는 금속 포일 위에 직접 세라믹 막을 코팅하여 구성된 캐패시터를 Film-on-Foil 캐패시터라 이르며, 이들의 적층 및 전기적 연결을 통해 기판 내장이 가능한 적층형 캐패시터의 제작이 가능하다. 그림 5 는 미국 알곤국립연구소에서 제작된 고용량, 고에너지밀도 캐패시터의 시제품을 보이고 있다. [12-15]
 

그림 4. CSD 법을 통한 세라믹 필름 공정 과정

그림 5. Argonne National Laboratory에서 개발된 PLZT/Ni film-on-foil 캐패시터

3.2 인쇄전자소자공정을 통한 세라믹 필름 및 패턴 형성 기술
세라믹막 형성법 중에서 별도의 식각 공정 없이 패터닝이 가능한 방법으로 인쇄공정을 활용한 방법들을 들 수 있다. 인쇄전자소자기술을 기존의 전자제품을 생산하는 방식과는 달리 신문이나 잡지, 포스터 등의 인쇄물을 제작하는데 사용해 온 인쇄기술을 전자부품의 제조에 적용하는 기술이다. 나노입자로 만들어진 잉크를 사용하여 디자인 된 패턴 그대로 기판위에 구현할 수 있는 첨단 공정법으로 인쇄 방법에 따라 다음과 같이 분류된다.

■ 잉크젯 인쇄법
잉크젯 프린팅법은 헤드로부터 미세한 잉크방울을 토출시켜 원하는 위치에 패터닝하는 공정기술이다. 잉크젯 프린팅 공정은 노즐을 통해 토출된 미세한 잉크 액적이 공중을 날아 기팥 표면에 부착되고, 용매가 빠르게 건조되어 고형성분이 고착되는 것에 의해 패턴이 형성된다. 액적의 크기는 수~수십 pl, 직경은 수 마이크로미터 내외이다. 이 방법에서는 포토 리소그라피와 같이 현상/에칭 등의 공정이 필요없기 때문에 화학적 영향으로 기판이나 재료의 특성이 열화되는 경우가 없을 뿐만 아니라, 비접촉식 인쇄방식이어서 접촉에 의한 디바이스 손상이 없다. 현재 세이코-엡슨, 후지필름, Dupont 등의 업체들을 중심으로 프린팅 헤드, 다양한 소재의 잉크 (금속 및 세라믹), 프린팅 기판의 지속적인 개발을 통해 그 영역을 확장하고 있다.

그림 6. 인쇄전자소자 기술로 제작된 플렉서블 Schottky 다이오드

■ 스크린 인쇄법
스크린 인쇄법은 강한 장력으로 당겨진 스크린 위에 잉크 페이스트를 올려 스퀴지 (squeegee, 주걱 모양의 프린팅 도구로 보통 우레탄 고무재질)를 내리 누르면서 이동시켜, 페이스트를 스크린의 메쉬를 통해 기판 표면으로 밀어내 전사하는 공정이다. 스크린은 원래 비단 등의 천이 이용되었으나 미세한 패터닝을 위해 메쉬의 재질이 스테인레스 금속으로 변화하였으며, 사용되는 잉크 페이스트는 인쇄에 적당한 점도를 확보하기 위해 금속, 세라믹, 반도체 등의 기본 재료에 수지나 용제 등이 분산된 형태로 사용된다. 인쇄되는 막의 두께는 잉크 페이스트의 농도 및 점도, 스크린 메쉬의 두께, 크기, 재질 등의 영향을 받으며 일반적으로 서브마이크론에서 수십 마이크로미터 정도로 다양한 두께의 막을 구현할 수 있다.

그림 7. 스크린 프린팅법으로 인쇄된 MCM 용 은전극 패턴

■ 그라비아 및 그라비아-옵셋 인쇄법
그라비아 인쇄는 요판 인쇄의 일종으로서, 요철을 형성한 원통현 판에 잉크를 묻혀 볼록한 부분에 묻은 잉크를 긁어낸 후, 오목한 부분에 들어간 잉크를 기판에 전사하는 방법이다. 그라비아 인쇄법과 옵셋 인쇄법을 결합한 그라비아 옵셋 인쇄법은 최근 LCD 컬러필터 등 디스플레이 및 전자회로에 응용되고 있는 기술로, 잉크를 인쇄판에서 고무블랑켓에 전사하고 그 블랑켓의 잉크를 다시 기판에 전사하는 방법을 통해 플렉서블 전자소자의 중요한 제작공정으로 그 가능성이 검토되고 있다.

■ 마이크로 컨택 인쇄법
상기의 인쇄 공정법은 대부분 기존의 활자 인쇄기술을 금속이나 세라믹 잉크에 적용한 방식으로 치밀한 막의 형성을 위해서는 인쇄 공정 이후 건조 시 발생한 기공을 소결공정을 통해 제거해야 한다. 하지만, 이러한 고온 소결공정은 수축으로 인핸 치수제어의 어려움, 기판의 열화 및 기판과 성막의 계면 특성의 변화 등의 다양한 문제를 야기할 수 있으며, 이는 곧 전자기적 물성의 악화를 초래하게 된다. 반면 솔-젤 공정에 쓰이는 전구체 용액을 인쇄 잉크로 사용할 경우 미소한 결정립 크기와 치밀한 미세구조를 구현할 수 있으므로 이를 이용한 인쇄공정의 개발도 주목받고 있다. 따라서 미소 패턴을 갖는 전자소자를 구현하는 인쇄기술의 하나로 마이크로 컨택 인쇄법이 개발되었고, 펜실베니아주립대학교 연구팀에서는 이 기술을 이용하여 마이크로 패터닝 된 All-Ceramic 적층형 캐패시터를 구현한 바 있다. 컨택 프린팅에 적합한 점도를 가진 전구체 용액을 패터닝 된 PDMS 스탬프에 묻혀 실리콘 기판에 인쇄함으로써 그림 9와 같은 적층형 소자를 구현할 수 있었다. [17]

(본 사이트는 일부 내용이 생략되었습니다. 자세한 내용은 세라믹코리아 2013년 5월호를 참조바람.)

5. 참고문헌
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권 도 균
- 1993~2000 한양대학교 무기재료공학과 학사
- 2000~2002 서울대학교 재료공학부 석사
- 2002~2006 미국 펜실베니아주립대학교 재료공학과 박사
- 2006~2007 미국 펜실베니아주립대학교 Materials Research Institute postdoc
- 2007~2008 미국 알곤국립연구소 에너지시스템부 연구원
- 2008~현재 한국항공대학교 항공재료공학과 조교수