朴京洙 공학박사 / 삼성종합기술원 AE Center 수석연구원 최근 디지털 시대의 도래와 함께 문자, 음성, 신호, 영상 등을 복합적 혹은 일체적으로 이용하여 대화형으로 정보를 교환하게 되면서 많은 정보를 빠르게 처리할 수 있는 반도체소자 성능의 고속화와 고집적화가 요구되고 있다. 이를 위해 현재 ULSI 반도체 메모리 기술은 Giga-bit DRAM의 실현 단계에 이르렀고 2010년경에는 100억 개 정도의 집적도에 이를 것으로 예상된다. 이러한 반도체 메모리는 기능적으로 크게 휘발성과 비휘발성으로 분류되고, 그 중 전원이 꺼져도 데이터를 보관할 수 있는 비휘발성 플래시 메모리는 현재 휴대전화기, 네트워킹 기기, 디지털 카메라, 메모리 카드 등에 널리 사용되고 있다. 반도체 기술에서 소자의 미세화, 박막화, 고집적화는 반드시 breakthrough 해야 할 기술로서 현재로는 제조공정, 소자특성, 신뢰성 등에 한계를 보이고 있다. 이러한 기술적 한계를 극복하기 위해 중요한 요소기술의 역할을 하고 있는 것이 분석기술이다. 이는 반도체 소자의 연구개발과 제조의 단계에서 나타나는 다양한 현상을 물리적 혹은 화학적으로 해명하기 위해 눈에 보이지 않은 영역에서의 미세, 극미량 분석이 필수적이고, 그 분석결과를 해석해야만 연구개발 및 품질개선에 유용한 정보를 제공할 수 있기 때문이다. 현재 반도체에서 분자 혹은 원자레벨의 미소영역에서 형태, 구조, 조성분석을 위해 가장 많이 활용하고 있는 분석기술은 투과전자현미경(Transmi ssion Electron Microscopy) 분석법이다. 특히, 최근 몇 년간은 반도체 재료분석을 위한 다양하고 효율적인 TEM 분석법이 많이 개발되었고, 이에 따른 TEM 및 주변장비의 개선 및 개발도 두드러지게 나타나고 있다. 본 고에서는 반도체 재료에 적용한 최신 TEM 분석기술의 응용 예들을 간단히 소개 함으로써 이들 분석기술의 특징과 유용성을 설명하고자 한다. 1. 원자크기의 전자 probe를 이용한 나노 계면에서의 Z-contrast imaging과 EELS해석기술 최근 HfO2 유전재료는 높은 유전상수, 큰 band gap 에너지, 그리고 Si과의 열적 안전성 때문에 차세대 gate oxide나 capacitor로서 크게 주목받고 있다. 하지만, HfO2 박막은 실제 증착 조건이나 열처리 조건에 따라 유전 특성이 크게 저하 하는데, 그 주된 원인은 Fermi-level pinning 현상 등에 의한 leakage current 상승 때문으로 알려져 있다. 본 예는 Fermi-level pinning 현상의 원인을 규명하고자 Si 기판 위에 ALD(Atomic Layer Deposition)로 증착한 순수 HfO2 박막을 RTA(Rapid Thermal Annealing)로 결정화시키고, 그 결과 형성된 HfO2 결정의 grain boundary를 Z-contrast imaging 기술과 EELS(Elec tron Energy Loss Spectroscopy) 기술로 해석한 결과이다.[1] 그림 1a은 Si 기판 위 HfO2 박막과 TiN 전극 단면을 고분해능 Z-contrast image로 나타낸 것으로 원자번호가 큰 Hf 원자로 인해 HfO2 박막은 흰 영역으로 보이고, HfO2 결정의 grain boundary는 원으로 표시하였다. 그림 1b는 1a의 grain boundary에서 미소 전자 probe 크기로 얻은 O-K edge의 EELS peak와 O-vacancy 존재를 가정하여 시뮬레이션 한 결과를 나타낸 것이다. 시뮬레이션 결과로부터 EELS 실험 결과에서 특징적으로 나타나는 526 eV(화살표)에서의 작은 prepeak는 HfO2 grain boundary에 존재하는 O-vacancy 때문이고, 이는 grain boundary에서의 non-stoichiometry에 의한 것으로 leakage current 상승의 주요 루트임을 알 수 있다. 2. CBED(Convergent Beam Electron Diffraction) 법을 이용한 strain 해석 기술 반도체 디바이스 구조가 점차 복잡화 됨에 따라 나노(10억분의 1m) 크기 구조물에서의 strain 해석은 매우 중요한 이슈로 부각되고 있다. 특히 DRAM (Dynamic Random Access Memory) 디바이스 첫 공정단계인 STI(Shallow Trench Isolation) 구조물에서 trench filling 물질에 의한 strain형성은 비정상 junction leakage current발생으로 data retention time저하에 큰 영향을 미치는 것으로 알려져 있다. 특히, STI의 선폭이 점차 작아짐에 따라 strain으로 인한 이런 불량 발생은 매우 심각한 수준에 있다. 현재 반도체에서 응용하고 있는 strain 해석 기술로는 X-ray 회절분석법, 마이크로 라만 분광법, 전자 현미경 이미지 해석법, CBED(Convergent Beam Elect ron Diffraction)법 등이 알려져 있다. 그 중 CBED법은 나노 크기 이하의 전자 probe를 가지고 HOLZ(High-Order Laue Zone)선 이동 정도를 검지하여 이로부터 격자상수를 측정하고 strain을 해석하는 기술이다. 본 예는 HDP(High Density Plas ma) 산화물을 trench filler로 사용한 STI 구조물에서 CBED법으로 strain을 해석한 결과이다.[2] 그림 2는 STI 구조물에서 해석에 사용한 CBED 측정부위를 TEM 단면 image에 나타낸 것이다. Radiation damage를 줄이기 위해 CBED 패턴은 전자선 밀도를 줄여서 짧은 노출시간에 기록하였다. 그림 3은 그림 2의 위치 1에서 얻은 CBED 패턴 내에 시뮬레이션 결과와 가장 잘 fitting 된 HOLZ선(붉은선) 부분을 나타낸 것으로, 이 HOLZ선 부분을 동역학적 시뮬레이션 방법으로 해석하면 strain을 구할 수 있다. 실험에서 얻은 원래 CBED 패턴은 그림 안에 삽입하였다. 그림 2의 3개 위치에서 측정한 CBED 패턴을 fitting하여 이러한 동역학적 시뮬레이션 방법으로 해석한 strain 크기 변화는 0.02%~ 0.16% 였고, trench filler의 종류에 따른 작은 strain 변화도 같은 방법으로 정량화 할 수 있다. 3. 결정구조 시뮬레이션 해석기술 기존 메모리의 성능한계를 극복하는 차세대 반도체로서 PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Acess Memory), FeRAM (Ferroelectric Random Access Memory) 등에 관한 연구가 활발히 진행 중이다. 그 중에서도 특히 PRAM은 상변화에 따른 전기저항의 변화가 매우 커 초고밀도화에 유리하고, MRAM이나 FeRAM에 비해 디바이스 구조 및 제작공정이 단순한 특징이 있다. 또한 PRAM은 비휘발성 메모리로 생산가격이 낮고, 처리속도, 소비전력, 동작수명 등에서 큰 장점을 가진다. 현재 PRAM 개발을 위해 Intel, Ovonic, 삼성전자 등이 경쟁적으로 연구하고 있지만, 2004년 삼성전자에서 64Mb PRAM 개발을 처음 발표함으로써 가장 앞서 나가고 있다. PRAM은 전극 사이에 전류를 흐르게 하여 Joule열을 발생시키고, 이 열을 이용하여 chalcogenide 기록물질을 결정립 혹은 비정질로 변화시킨 후, 이에 따른 전기저항을 측정하여 데이터의 ‘0'과 ‘1'을 구분하여 저장하는 메모리이다. PRAM 메모리를 증가시키기 위해서 가장 중요한 것은 cell 면적을 줄이는 것이고, 이를 위해서는 cell 트랜지스터 폭을 감소시키는 것이 가장 효과적이다. 최근 PRAM에서 트랜지스터의 폭을 줄이기 위한 주요 이슈는 reset(비정질 : 데이터 1에 해당) 전류를 감소시키는 것이고, 이를 위해서는 작은 current에도 쉽게 상전이를 일으키는 결정구조로 기록막을 제어하는 것이 필수적이다. 현재 삼성전자에서는 GST(GeSbTe) 박막을 기록막으로 이용하고 있고, 이들 기록막에는 FCC와 HCP 결정구조가 있다. 일반적으로 GST 기록막이 FCC 결정 구조인 경우, Sb/Ge site에 20%정도의 vacancy로 채워져 있어 metastable 하므로 결정에서 비정질로의 상전이가 HCP 보다 용이한 것으로 알려져 있다.[3] 본 예는 GST 기록막의 원자 배열 ima ge를 고분해능 TEM으로 영상화하고, 이 image를 시뮬레이션으로 결정구조 해석한 결과이다. 그림 4는 GST의 HCP, FCC 결정구조에 대해 결정대축 (Zone axis)을 달리하여 시뮬레이션 한 결과와 결정모델을 나타내고 있다. 그림 5a, b는 GST의 증착 방법을 달리할 경우 변화된 결정구조를 시뮬레이션 결정구조 해석한 예를 보이고 있다. 이 해석 결과로 기존의 GST 스퍼터링 방법에 비해 Reverse Puls 스퍼터링 방법으로 FCC 분율이 80%로 향상됨을 확인할 수 있었다. 4. Electron holography를 이용한 Magnetic flux 영상화 기술 2004년 IBM에서 16Mb MRAM의 개발이 발표되면서 DRAM과 SRAM을 대신할 메모리로서 MRAM이 크게 주목 받고 있다. 그 이유는 MRAM은 비휘발성이므로 예비전력이 필요 없고, 기존의 메모리에 비해 빠른 random access 특성을 가지며 저전압 동작, 넓은 동작 온도범위, 높은 동작수명 등의 특성을 지니고 있기 때문이다. 반면에 MRAM의 고밀도를 실현하기 위해서는 스위치 특성 개선과 더불어 MRAM cell 크기를 줄이는 것이 매우 시급하다. 이를 위해 최근에는 높은 MR(Magnetoresistance) 특성을 지닌 균일한 비트 영역 제조와 MTJ(Magne tic Tunnel Junction)부 크기를 줄이고자 하는 연구가 중점적으로 진행중이다. 현재 자기장을 영상화 하는 기술로 MFM(Magnetic Force Microscopy)과 TEM의 electron holography 기술이[4] 주로 사용 되어 왔다. 최근에는 TEM의 폴피스를 개조하여 시료 부근의 object lens에 의한 잔류 자기장의 영향을 최소화시켜 시료 내의 아주 작은 자기장이 라도 고분해능으로 영상화 시킬 수 있는 electron hologr aphy 기술이 개발되었다. 본 예는 고밀도를 위해 MRAM cell 사이의 간격을 줄일 경우 반복기록이 불안정해지는 원인을 규명하고자 cell 부근의 자기장 flux를 electron holography 기술로 영상화하여 cell 부근에서의 누설 자기장 존재 여부를 확인한 결과이다. 그림 6a는 Free layer(CoFeB)가 12nm인 MRAM cell들로부터 얻은 hologram을 나타내고 있다. MRAM cell 위치에서 cell내의 강한 자기장 때문에 전자의 간섭 fringe들이 휘어지고 있음을 확인할 수 있다. 그림 6a의 hologram으로부터 프리에 변환을 이용하여 위상(Phase) 부분만 재생하면 그림 6b와 같이 MRAM cell내의 자기 flux 분포형상을 관찰할 수 있고, 이 결과로부터 cell 사이에 누설 자기장이 존재하지 않음을 알 수 있다. 또한 이러한 electron holography 기술은 MRAM cell이 나노 크기로 작아져도 똑같이 활용할 수 있을 것으로 기대된다. 5. 나노 박막의 EELS 성분 mapping 기술 PC 소프트웨어의 기능 향상으로 인해 필요 용량이 급격히 증가함에 따라 대용량 HDD(Hard Disk Drive)를 위한 TMR(Tunnelling Magneto-resis tance)헤드와 GMR(Giant Magnetoresistance)헤드가 크게 주목 받고 있다. 특히 TMR헤드는 일본을 중심으로 떠오르고 있는 차세대 헤드로서 기록매체에 담긴 정보를 종전보다 훨씬 높은 감도로 읽을 수 있고, 재생소자로 자기저항(MR)효과를 나타내는 터널 접합(MTJ: Magne tic Tunnel Junction)막을 사용하는 것이 특징이다. TMR 터널 접합막의 구조는 상, 하의 강자성체 막 사이에 약 1nm 박막의 터널 배리어로 구성되어 있고, 자기저항 특성에 크게 영향을 미치는 부분이다. 따라서 특성이 우수한 TMR 제조를 위해서는 터널 배리어 막의 막 두께, roughness, 계면구조, 화학적 결합상태 등을 분석하는 기술이 절실하다. 본 예는 TMR 터널 접합막 단면을 EELS mapping하여[5] 막 두께 및 화학적 결합상태를 2차원적으로 평가한 결과를 나타낸 것이다. 그림 7은 TMR 터널 접합막의 단면 TEM image와 단면 구조를 나타낸 것으로, 알루미늄 산화막의 터널 배리어 막 두께가 약 1.2nm 임을 보인다. 그림 8은 TMR 터널 접합막 단면을 EELS mapping 한 결과로 터널 배리어 막 두께가 약 1.8nm로 TEM 결과에 비해 약 0.6nm 두껍게 해석된다. 이는 EELS의 공간 분해능에 미치는 색수차, 구면수차, 회절수차, 비탄성 산란빔의 delocalization 때문으로 정확한 두께 측정에는 주의를 요하지만, 전체적인 성분분포를 2차원적으로 분석 하는데는 매우 유용함을 알 수 있다. 또한 EELS spectrum으로 터널 배리어 막의 화학적 결합구조를 분석한 결과 산소가 부족한 알루미늄 산화물 구조를 가지고 있음을 알 수 있었다. 결 론 반도체 재료의 특성평가에 매우 유용하게 활용되고 있는 최신 TEM 분석 기술을 몇 가지 응용 예로 소개하였다. 최근에는 반도체 특성의 변화가 나노 다층 박막의 계면구조와 미량 도핑 물질의 분포 형상과 밀접하게 연관되면서 향후에는 보다 작은 probe 크기로 미량 원자분포 및 전자결합구조를 해석할 수 있는 분석기술이 각광을 받으리라 생각되며, 이런 면에서 최근 Cs 보정 STEM 을 이용한 원자 column EELS 해석 기술이[6-7] 점차 확대되리라 예상된다.