20나노미터 게이트 길이에서 280펨트초의 CMOS 기술 개발 日立제작소는 스위칭 시간이 280펨트초로 최초로 펨트초 영역에 달하는 최고속 게이트 길이 20나노미터의 CMOS기술을 개발했다. 게이트 누전류를 1 자릿수 이상 저감하는 새로운 질화막계 게이트 절연막의 개발과 용량을 저감하여 고속화하는 옵셋 스페이서를 설치하여 실현했다. 100나노미터 세대 이후의 초고속·조소비전력 CMOS 기술로서 03년 이후에 실용화한다. 누전류도 1 자릿수 이상 저감 日立은 질화막을 성막한 뒤 산소 아닐하는 종래와 반대의 방법으로 누전류가 적은 질화막과 게면특성이 우수한 산화막 두 가지 이점을 얻는 새로운 질화막계 게이트 절연막을 개발했다. 이것은 실리콘 위에 최초로 질화막은 성막한 후, 산소 아닐하면 산소가 질화막을 투과하여 실리콘과의 계면에 전기특성이 좋은 산화막이 형성되어 누전류가 적은 질화막이 그 위에 적층되는 형태가 된다. 산호막 환산 막 두께는 1.4나노미터로, 유전률(誘電率)도 커서, 누전류를 1자릿수 이상, 종래보다 저감할 수 있다. 미세화에 따라 증대하는 기생용량의 저감과 단채녈 효과를 억제하기 위해, 게이트 측면을 절연막으로 감싸는 옵셋 스페이서를 도입했다. 이로써 종래보다도 n형 MOS에서 7%, p형 MOS에서 20%의 고출력 동작으로 이어졌다. CMOS로서 게이트 길이 20나노미터에서 280펨트초, 동 40나노미터에서는 0.8피코초의 동작을 실현했다. 이 회사는 고속성능과 게이트 누전류의 억제를 양립할 수 있고, 특히 대기시 소비전류의 저감이 필요한 모바일용 고성능 CMOS로서 칫수가 완만한 100나노미터 세대에서 전도하여 실용화해 나간다. (NK)