2차원 반도체 활용 차세대 극소형 반도체 소자 구현

1차원 거울 쌍정 경계 게이트를 활용한 극소형 트랜지스터와 이들의 집적회로. (자료제공: IBS)

국제전기전자기술자협회(IEEE)에서 2037년까지 전망한 반도체 기술 수준을 월등히 넘어서는 극소형 반도체 소자가 구현됐다. 

기초과학연구원(IBS, 원장 노도영)은 반데르발스 양자 물질 연구단 조문호 단장(포스텍 신소재공학과 교수) 연구팀이 원자 크기 수준으로 작은 너비의 1차원 금속 물질을 2차원 반도체 기술에 적용해 새로운 구조의 극소형 반도체 소자를 구현했다고 7월 4일 밝혔다. 이는 차세대 반도체 기술을 여는 돌파구로, 다양한 저전력 고성능 전자기기 개발의 원천기술이 될 것으로 기대된다.

최근 반도체 소자 소형화가 물리적 한계에 직면하면서 2차원 반도체를 활용한 연구가 전 세계적인 기초·응용 연구로 주목받고 있다. 2차원 반도체 물질은 극도로 얇은 두께에서도 우수한 반도체 특성을 나타내므로 차세대 반도체 산업의 핵심 소재로 손꼽힌다. 다만 기술적으로 2차원 반도체 내 전자의 이동을 수 나노미터 이하의 크기인 극한까지 줄일 수 있는 공정기술은 없어, 이를 집적회로로 확장하는 것은 불가능에 가까웠다.

집적도는 반도체 칩 안에 소자가 얼마나 조밀하게 들어가 있는지를 나타내는 척도이다. 집적도가 높을수록 공정 단가가 낮아지고 더 많은 데이터를 빠르게 처리할 수 있어 칩을 구성하는 소자의 크기는 점점 작아져야 한다. 기존 반도체 공정은 실리콘칩 표면에 원하는 패턴을 빛으로 그리는 리소그래피 공정을 통해 집적도를 결정한다. 이는 빛의 파장 크기로 미세하게 그릴 수는 있지만, 원자 크기 정도의 극한으로 줄이는 것은 기술적으로 불가능에 가깝기에 차세대 반도체 공정에서 리소그래피의 한계를 극복할 수 있는 새로운 기술이 필요했다.

IBS 연구팀은 이러한 기술적 난제를 해결하기 위해 2차원 반도체인 이황화몰리브덴(MoS₂)의 거울 쌍정 경계가 폭이 0.4 nm에 불과한 1차원 금속임에 영감을 얻어, 이를 반도체 소자의 게이트 전극으로 활용했다. 이로써 연구팀은 리소그래피 없이 게이트 길이가 원자 크기 수준인 1차원 금속 기반의 반도체 소자를 구현했으며, 극소형 반도체 소자가 기반이 되는 논리 회로 구현에도 성공했다. 이 반도체 소자는 단순한 구조와 좁은 게이트 길이 덕분에 기존 전자 장치의 회로에 존재하는 원치 않는 정전 용량을 최소화해 회로 성능을 크게 향상시켰다.

연구팀의 성과는 기초물질과학 측면에서도 중요한 의미를 갖는다. 반데르발스 에피 성장법을 통해 이황화몰리브덴 결정이 만나는 경계면을 원자 하나 수준 크기의 오차도 허용하지 않고 일렬로 정렬하여 완벽한 직선 형태의 1차원 금속상의 거울 쌍정 경계를 구현했다. 합성된 1차원 거울 쌍정 경계는 수십 마이크로미터 규모이며, 이것이 균일하고 안정적인 1차원 금속상임을 최초로 규명했다.

국제전기전자기술자협회(IEEE)에서 보고하는 국제 디바이스 시스템(IRDS) 로드맵에서는 집적도 측면에서 2037년까지 0.5nm 수준의 반도체 기술을 전망하며 12nm 이하의 트랜지스터 게이트 길이를 요구한다. 이번 연구 성과는 1차원 거울 쌍정 경계로 인해 변조되는 채널 영역이 약 3.9nm인 것을 입증해 실직적인 게이트 길이가 수 nm 수준임을 확인했다. 이는 산업 기술적 전망치를 월등히 넘어선 결과이며, 반도체 소자의 초미세화를 앞당길 핵심 기술이 될 수 있다.

연구를 이끈 조문호 연구단장은 “반데르발스 에피 성장으로 구현한 1차원 금속상은 새로운 물질 공정으로서 초미세 반도체 공정에 적용되어 향후 다양한 저전력 고성능 전자기기 개발의 원천기술이 될 것으로 기대된다”고 말했다.

이번 연구는 ‘Nature Nanotechnology’ 誌에 7월 3일 게재됐다.

[Ceramic Korea (세라믹코리아)=이광호 ]